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プロジェクト概要

Signsは様々なハードウェア記述言語でのハードウェア設計のための開発環境です。タックルタスクがあり、コンパイル、合成、シミュレーション、およびデザインのテスト。これらの主な領域の統合のために、ネット、ソースコード、シミュレーション間の切換えによる包括的な設計のデバッグ機能を提供します。サポートされる言語には、VHDLおよびISCASベンチマーク形式が含まれます。Signsには２種類あります：大規模なネットリストを処理・解析するのに有用なコマンドラインのみのバージョンと、ハードウェアの設計とシミュレーションのためのEclipseプラグイン。

システム要件

システム要件が設定されていません
プロジェクトのリリース情報やプロジェクトリソースの情報です。
注: プロジェクトリソースの情報は Freecode.com ページからの引用です。ダウンロードそのものは、OSDNにホスティングされているものではありません。

2006-06-23 19:36 リリース一覧に戻る
0.6.2

多くのバグ修正のほか、このリリースでは、新しい看板、autobuilder改善コンソールおよびビューのナビゲーションの概要が含まれて改善Eclipseプラグインを備えています。 VHDLのコンパイラは、属性の精緻化とVHDL87スタイルファイルの宣言をサポートしており、ネットリストの注釈やエラーメッセージの正確なソースの場所を報告します。このリリースの新機能はネットリストの出力、加算器やコンパレータの生成、およびテストベンチ用のより良いサポートBLIF実験バークレーsisのインターフェイスが含まれます。
タグ: Minor feature enhancements
Besides many bugfixes, this release features an improved Eclipse plugin that includes a new Signs console, autobuilder improvements, and outline view navigation. The VHDL compiler has support for attribute elaboration and VHDL87 style file declarations, and reports precise source locations for netlist annotations and error messages. New features in this release include an experimental Berkeley SIS interface, BLIF netlist output, adder and comparator generation, and better support for test benches.

プロジェクトリソース

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